การออกแบบวงจรแปลงผันสัญญาณเชิงอุปมานเป็นสัญญาณเชิงเลขโดยใช้เทคนิคการแบ่งครึ่งและสะสมประจุ

วาริทช์  ลิ่มวิบูลย์

Please use this identifier to cite or link to this item: https://cuir.car.chula.ac.th/handle/123456789/20010

Title:	การออกแบบวงจรแปลงผันสัญญาณเชิงอุปมานเป็นสัญญาณเชิงเลขโดยใช้เทคนิคการแบ่งครึ่งและสะสมประจุ
Other Titles:	A design of analog to digital converter based on binary charge division and accumulation techniques
Authors:	วาริทช์ ลิ่มวิบูลย์
Advisors:	เอกชัย ลีลารัศมี
Other author:	จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์
Advisor's Email:	[email protected]
Subjects:	เครื่องแปลผันสัญญาณแอนะล็อกเป็นดิจิทัล -- การออกแบบ การประมวลผลข้อมูลอิเล็กทรอนิกส์ Analog-to-digital converters -- Design Electronic data processing
Issue Date:	2553
Publisher:	จุฬาลงกรณ์มหาวิทยาลัย
Abstract:	วิทยานิพนธ์ฉบับนี้นำเสนอการออกแบบวงจรแปลงผันสัญญาณแอนะล็อกเป็นสัญญาณดิจิทัลที่ใช้โครงสร้างซีมอสที่กินกำลังงานต่ำ โดยใช้เทคนิคการแบ่งครึ่งประจุและการสะสมประจุในการค้นหาสัญญาณแบบการประมาณสืบเนื่อง จากการต่อตัวเก็บประจุที่ถูกอัดประจุไว้ต่อเข้ากับตัวเก็บประจุที่ค่าความจุเท่ากันแต่ไม่มีประจุคงอยู่ ประจุครึ่งหนึ่งจะถูกแบ่งครึ่งไปยังตัวเก็บประจุที่ว่างเปล่าหรือเรียกได้ว่าเกิดการแบ่งครึ่งประจุฐานสอง วงจรมีการตัดสินใจในการทิ้งประจุที่ได้หรือเก็บสะสมในตัวเก็บประจุสะสมบนตัวสะสมประจุ กระบวนการทั้งหมดนี้สามารถแบ่งเป็นจำนวน n ครั้งและให้วงจรแปลงผันที่มีความละเอียดการแปลงผัน n บิต วงจรแปลงผันได้ถูกออกแบบให้ทำงานในรูปผลต่างสมบูรณ์โดยใช้ตัวเก็บประจุที่มีค่าความจุเท่ากัน 6 ตัว ซีมอสสวิตช์ วงจรออปแอมป์ 1 ตัว และ วงจรเปรียบเทียบแบบแลตช์ ข้อดีของการใช้เทคนิคนี้คือวงจรไม่จำเป็นต้องเปลี่ยนแปลงโครงสร้างตามจำนวนบิตและสามารถปรับเปลี่ยนความละเอียดการแปลงผันได้ตามต้องการ รวมถึงวงจรมีแนวโน้มจะกินพลังงานต่ำเนื่องจากทำงานเฉพาะในการเคลื่อนย้ายประจุ ในงานวิจัยนี้องค์ประกอบที่ทำให้วงจรมีความเร็วในการแปลงผันต่ำสุดได้ถูกวิเคราะห์ รวมถึงวิเคราะห์ความผิดพลาดของวงจรเนื่องจากการฉีดของประจุช่องนำกระแสของทรานซิสเตอร์ การทะลุผ่านของสัญญาณนาฬิกา และความผิดพลาดเนื่องจากอัตราขยายของวงจรออปแอมป์ วงจรแปลงผันนี้ได้ถูกออกแบบโดยใช้เทคโนโลยีมอสเฟตที่ความยาวของช่องนำกระแส 0.5 ไมครอนจากบริษัท โมสิส โดยใช้แรงดันแหล่งกำเนิด 3.3 โวลต์ วงจรที่ถูกทดสอบสามารถทำงานได้ที่ 1.25 เมกะเฮิร์ท โดยให้ความละเอียดการแปลงผัน 8 บิตด้วยอัตราการชักตัวอย่าง 0.15625 เมกะตัวอย่างต่อวินาที
Other Abstract:	This thesis presents a new CMOS architecture for synthesizing a low power Analog to Digital Converter. It is based on binary charge division and charge accumulation techniques to perform successive approximation. By connecting a charged capacitor with an empty divided capacitors of the same capacitance, half of charge is transferred to the latter, leading to a binary charge division. A decision is then made whether to dump the transferred charge or stored it in an accumulating capacitor through a charge accumulator. This combined process of charge division and accumulation can be repeated n times to implement an n bit successive approximation analog to digital converter. The circuit is designed to operate in fully differential mode using only 6 equal capacitors, a number of CMOS switches, one operational amplifier and a latch comparator. A distinctive advantage of this technique is in its capability to generate any number of bits without changing its structure. The circuit also tends to be low power as it operates only on charges. Factors determining the minimum conversion time will be analyzed. Effect of charge injection, clock feed through and op-amp finite gain will also be given. The circuit is implemented using 0.5um CMOS technology from MOSIS and operated at 3.3V supply voltage. Testing shows that it can operate at 1.25 MHz clock and yields an 8-bit output with a conversion rate of 0.15625 Msample/sec.
Description:	วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2553
Degree Name:	วิศวกรรมศาสตรมหาบัณฑิต
Degree Level:	ปริญญาโท
Degree Discipline:	วิศวกรรมไฟฟ้า
URI:	http://cuir.car.chula.ac.th/handle/123456789/20010
Type:	Thesis
Appears in Collections:	Eng - Theses

Files in This Item:

File	Description	Size	Format
varit_li.pdf		2.76 MB	Adobe PDF	View/Open

Show full item record