Please use this identifier to cite or link to this item:
https://cuir.car.chula.ac.th/handle/123456789/11194
| Title: | การออกแบบไมโครโปรเซสเซอร์ 8 บิต ที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้โดยใช้เอฟพีจีเอ |
| Other Titles: | Design of 8-bit scalable-delay-insensitive microprocessor using FPGA |
| Authors: | ปัญจภา เรืองสินทรัพย์ |
| Advisors: | อาทิตย์ ทองทักษ์ |
| Other author: | จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ |
| Advisor's Email: | [email protected],[email protected] |
| Subjects: | ไมโครโปรเซสเซอร์ วงจรซิงโครนัส |
| Issue Date: | 2544 |
| Publisher: | จุฬาลงกรณ์มหาวิทยาลัย |
| Abstract: | วิทยานิพนธ์นี้เสนอการออกแบบไมโคโปรเซสเซอร์ 8 บิต ที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้บนเอฟพีจีเอ เพื่อเป็นแนวทางเริ่มต้นสำหรับการสร้างวงจรแบบอสมวารขึ้นมาใช้งาน และตรวจสอบความถูกต้องของวงจรก่อนที่จะนำไปผลิตเป็นชิพ งานวิจัยนี้ได้เสนอแนวทางการออกแบบวงจรเชิงผสมแบบอสมวารที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้บนเอฟพีจีเอ โดยแบ่งการออกแบบออกเป็นสองส่วนคือ การออกแบบส่วนวงจรรางคู่โดยใช้แผนภาพตัดสินใจแบบทวิภาคชนิดมีการลดทอนอันดับ และการออกแบบส่วนวงจรตอบรับโดยใช้การวิเคราะห์ฟังก์ชันภายใน และค่าความหน่วงประมาณของลุคอัพเทเบิ้ลในวงจรรางคู่ที่สังเคราะห์แล้ว งานวิจัยนี้ได้ออกแบบและสร้างไมโครโปรเซสเซอร์แบบอสมวารบนเอฟพีจีเอเบอร์ XCV200Epq240-6 โดยได้ทำการออกแบบแต่ละวงจรย่อยด้วยภาษาวีเอชดีแอล แล้วนำไปสังเคราะห์ และสร้างเป็นโมดูลย่อยก่อน จากนั้นจึงนำทุกโมดูลมารวมกัน และสร้างเป็นไมโครโปรเซสเซอร์บนบนบอร์ดทดสอบวงจร จากการทดลองบนบอร์ดทดสอบ โดยหาค่ารากที่สองของอินพุตซึ่งเป็นค่าของสวิตซ์ และแสดงผลลัพธ์ที่ได้บนตัวแสดงผลแบบ 7-Segment พบว่าไมโครโปรเซสเซอร์แบบอสมวารที่ออกแบบสามารถทำงานได้จริง |
| Other Abstract: | This thesis proposes a design of 8-bit scalable-delay-insensitive microprocessor on FPGA, which can be the beginning step for asynchronous cricuit implementation and verification before the fabrication. This research presents a design method of scalable-delay-insensitive model for asynchronous combinational circuit on FPGA. The designed circuit is divided into two parts: dual-rail circuit using Reduced-Ordered-Binary Decision Diagram (ROBDD) implementation and acknowledgement circuit using analysis function and estimated delay of lookup table in synthesized dual-rail circuit. This research also presents a design and implementation of asynchronous microprocessor using FPGA no. XCV200Epq240-6. We use VHDL for designing the microprocessor by dividing to each circuit part as a module, and synthesize and implement individually. After that, we combine all of them and implement to be an asynchronous microprocessor on the test board. For the test board experiment of the square root computation, which the inputs applied from dip-switch's value and the output result show on 7-segment display, it shows that our designed asynchronous microprocessor is workable. |
| Description: | วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2544 |
| Degree Name: | วิศวกรรมศาสตรมหาบัณฑิต |
| Degree Level: | ปริญญาโท |
| Degree Discipline: | วิศวกรรมคอมพิวเตอร์ |
| URI: | http://cuir.car.chula.ac.th/handle/123456789/11194 |
| ISBN: | 9740308945 |
| Type: | Thesis |
| Appears in Collections: | Eng - Theses |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| Phunjapa.pdf | 1.54 MB | Adobe PDF | View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.